AI 회로도 자동 생성, 사람이 읽는 배치가 더 어려운 이유

아래는 윤문 결과입니다.

AI가 회로의 연결을 만들 수 있다는 말은 이제 낯설지 않다. 문제는 그 결과를 엔지니어가 빠르게 읽고 승인할 수 있느냐다. 자동 생성 schematic은 어디까지 왔고, NPU·SoC급 보드에서도 같은 방법이 통하는지 따져봤다.

연결이 맞아도 회로도는 읽기 어려울 수 있다

Netlist는 부품과 핀의 연결 관계를 적는다. Schematic은 같은 정보를 기능 블록, 신호 흐름, 대칭, 전원 계층으로 보여준다. 전기적으로 같은 회로도라도 선이 겹치고 관련 부품이 흩어지면 검토 속도와 오류 발견 가능성이 달라진다.

Sony AI가 공개한 Schemato 연구는 바로 이 간극을 다뤘다. 사람이 만든 netlist와 schematic 쌍으로 모델을 학습해 LTspice 파일을 만들었다. 다만 부품이 5개를 넘으면 정확한 연결 생성이 어려워졌다고 논문은 적었다. 회로의 위상과 사람이 선호하는 배치를 동시에 맞추는 일이 별도 과제라는 근거다.

커뮤니티에서도 연결 자체보다 검수 가능한 모양을 얻기 어렵다는 의견이 많았고, 기존 회로도를 정답지로 두고 유사도를 높이자는 제안도 나왔다. 자동 배치가 만든 도면을 다시 손으로 정리하면 절약한 시간이 줄어든다는 우려도 있었다.

최신 연구는 기존 도면과 반복 검사를 함께 쓴다

2025년 EEschematic은 SPICE netlist를 사람이 편집할 수 있는 schematic으로 바꿨다. 연구진은 인버터, 5T-OTA, telescopic cascode 등 회로를 대상으로 배치와 배선을 화면으로 다시 보며 여러 차례 고쳤다. 단순 인버터보다 연결이 빽빽한 telescopic cascode에서 미관 점수가 낮아졌다.

PCBSchemaGen은 더 공학적인 경로를 택했다. 자연어 요구사항과 데이터시트 PDF에서 핀 역할과 제약을 뽑고 LLM이 SKiDL Python을 작성한다. 생성물은 ERC, 핀 역할, 부품 템플릿, topology, 전원 규칙을 차례로 통과하며 오류가 난 핀으로 되돌아간다.

검사 통과도 완성품 인증은 아니다. 연구진은 검증기가 SPICE 기능, EMI·EMC, 열 성능을 평가하지 않는다고 선을 그었다. 2026년 HWE-Bench에서도 300개 보드 과제를 정적 검사와 LTspice로 평가했다. 다만 최고 모델의 전체 설계 통과율은 8.15%였다. 데이터시트를 주는 것만으로 암묵적인 물리 조건까지 복원되지는 않았다.

Claude Code와 SKiDL로 다루는 현실적인 작업 순서

개인 개발자나 작은 팀은 보드 전체를 한 번에 생성하기보다 변환 과정을 잘게 나누는 편이 재현하기 쉽다. 먼저 검증된 reference schematic, 정확한 부품 번호, 데이터시트, BOM을 모은다. 전원부·센서부·MCU처럼 기능 블록을 나누고 금지 연결과 필수 핀 상태를 문서로 적는다. 다음으로 Claude Code에 SKiDL용 Python 작성을 맡길 수 있다.

`Part`에 값과 footprint를 넣고 `Net`과 핀으로 연결하며 반복 회로는 계층 블록으로 만든다. SKiDL의 ERC를 실행한 뒤 netlist와 편집 가능한 KiCad schematic을 생성한다. 입력은 요구사항과 부품 데이터이고, 산출물은 Python 소스, netlist, schematic 초안이다.

생성된 도면은 reference schematic과 나란히 놓고 신호 방향, 전원 분리, 대칭, net label, 교차선을 검토한다. KiCad로 넘긴 뒤 clearance, track width, differential pair, 허용 층, keepout을 `.kicad_dru`에 기록한다. `kicad-cli pcb drc`에서 schematic parity와 위반 시 종료 코드를 켜면 CI에서도 누락을 막을 수 있다.

써본 사람들 사이에서는 부품 후보와 데이터시트 확인에는 도움이 됐다는 반응이 있었다. 다만 한 번의 지시로 생산 가능한 보드를 얻기는 어려웠다는 반응도 있었다. Flux 역시 공식 문서에서 AI가 schematic을 이해하고 승인 아래 수정한다고 설명한다. AI를 설계 책임자보다 구조화된 초안 작성자와 추가 검토자로 두는 사용법이 현재 기능과 맞는다.

NPU·SoC 보드는 규칙의 양부터 다르다

고속 다층 보드는 연결 수만 늘어난 단순 회로가 아니다. stackup, impedance, 반환 전류 경로, differential pair 길이, via, 전원 무결성, 열, 기구 간섭이 서로 영향을 준다. NVIDIA Research는 PCB 자동화의 장벽으로 높은 밀도와 설계마다 다른 규칙을 꼽았다.

KiCad 10의 DRC는 쇼트, clearance, 미연결 track, 제조 제약과 고속 규칙을 검사한다. 공식 문서도 라우팅 중 모든 위반을 막을 수 없으므로 제조 파일 전에 DRC를 실행하라고 권한다. DRC는 적어둔 규칙을 검사할 뿐, 빠진 규칙을 대신 발명하지 않는다.

상용 도구는 더 멀리 갔다. Cadence AuraStack은 제약 관리, 배치·배선, 제조성, 전기·열·기계 분석을 한 흐름으로 묶었다. Quilter가 공개한 Project Speedrun 자료도 AI 원본과 사람이 정리해 제작한 파일을 따로 제공한다. 일반 챗봇의 출력과 물리 엔진을 품은 EDA 자동화를 같은 수준으로 보면 안 된다.

자동화 성패는 모델보다 검증 가능한 입력에 달렸다

회로도를 잘 그리는 규칙은 프롬프트 한 줄이 아니라 팀의 설계 자산이다.

좋은 reference schematic, 승인된 symbol·footprint, 데이터시트 근거, 층별 제약, 금지 영역을 버전 관리하면 AI가 바뀌어도 재사용할 수 있다. 민감한 설계는 전체 파일 대신 필요한 하위 회로만 분리해 다루는 편이 안전하다.

작은 팀이 얻는 이익도 여기에 있다. 반복 블록과 BOM 초안을 빨리 만들고 ERC·DRC 리포트를 CI에 남기며 사람은 신호 무결성과 제조 판단에 시간을 쓸 수 있다. 자동화의 단위는 '보드 완성'이 아니라 사람이 승인할 수 있는 작은 변환이어야 한다.